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Mémoire de Maîtrise
DOI
10.11606/D.18.2012.tde-15102012-164024
Document
Auteur
Nom complet
Jovander da Silva Freitas
Unité de l'USP
Domain de Connaissance
Date de Soutenance
Editeur
São Carlos, 2012
Directeur
Jury
Luppe, Maximiliam (Président)
Pedrino, Emerson Carlos
Silva, Jorge Luiz e
Titre en portugais
Implementação de uma arquitetura para binarização de imagens em FPGA
Mots-clés en portugais
Binarização
FPGA
Otsu
Processamento de imagens
Resumé en portugais
Em muitas aplicações de processamento de imagens é desejável converter imagens que estão em escala de cinza para imagens binarias, ou seja, em apenas dois níveis de intensidade. Para realizar essa tarefa de separação entre dois níveis é necessário que se calcule um valor de limiar, pois a partir dele determinamos quais pixels irão pertencer a um nível, normalmente o objeto de interesse, e quais pertencerão ao outro nível, ou ao fundo da imagem. Algumas aplicações exigem que se calcule esse valor de limiar em um tempo muito curto em relação à aquisição de imagem, principalmente quando ocorre uma variação muito alta de luminosidade na aquisição de uma imagem. Para suprir essa dificuldade de velocidade nas aplicações de processamento de imagem, uma alternativa seria o desenvolvimento de uma arquitetura dedicada que realize o cálculo do valor de limiar e binarize a imagem adquirida. O presente trabalho apresenta o desenvolvimento de uma arquitetura que realiza estas tarefas, implementada em circuitos reconfiguráveis do tipo FPGA. A validação da arquitetura foi obtida por meio da comparação dos resultados obtidos com a simulação da mesma na ferramenta Matlab. A arquitetura permite uma frequência máxima de clock de 84,52 MHz, o que permite a utilização da arquitetura em sistemas de tempo real, utilizando como fonte de imagem um vídeo composto ou uma câmera comum.
Titre en anglais
Implementation of an architecture for FPGA image binarization
Mots-clés en anglais
Binarization
FPGA
Image processing
Otsu
Resumé en anglais
In many imaging applications it is desirable that images are converted to grayscale images to binary, ie with only two intensity levels. To accomplish this task separation between two levels is necessary to calculate a threshold value as determined from it which pixels will belong to a level generally the object of interest, and which belong to another level, or to the background image . Some applications require you to calculate this threshold value in a very short time in relation to image acquisition, especially when a very high brightness variation in the acquisition of an image. To meet this difficulty in the speed image processing applications, an alternative would be to develop an architecture dedicated to perform the calculation of the value of threshold and binarize the image acquired. This paper proposes the development of an architecture that performs these tasks by implementing reconfigurable circuits like FPGA. Making a comparison of results obtained with algorithms developed in Matlab, thus performing a validation of the proposed architecture. The developed architecture has reached the maximum frequency of 84.52 MHz, and the architecture can be operated in real-time system, using an image as a source of composite video or a regular camera.
 
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Jovander.pdf (3.38 Mbytes)
Date de Publication
2012-10-16
 
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