Nesta dissertação é apresentado o projeto de um amplificador de ganho programável para aplicações NFC (Near Field Communication), ou mais especificamente, em demodulação de carga a partir de detectores de envelope. Esse circuito possui o intuito de ser utilizado em um circuito integrado leitor de NFC comercial. Temas como metodologia e fluxo de projetos de circuitos integrados são apresentados e seguidos ao longo da evolução do trabalho. Os passos do desenvolvimento do projeto de um bloco para um circuito integrado de aplicação específica são detalhados e seguidos, passando desde sua concepção, estudo da literatura, escolha da arquitetura, dimensionamento de dispositivos, desenvolvimento do layout, simulações com parasitas extraídos, até finalmente a fabricação e os testes do circuito integrado. As principais características do amplificador de ganho programável desenvolvido são possuir dois estágios de ganho com até oito configurações diferentes, ajuste individual da compensação por ganho, visando a otimização da faixa de operação, e a presença de um sistema de auto-zero capaz de cancelar o offset do amplificador. O circuito foi desenvolvido na tecnologia TSMC 90 nm, fabricado em três versões, seguindo a curva de evolução do projeto. Ao final, o bloco projetado apresentou um comportamento adequado para sua aplicação, atingindo suas especificações. O amplificador apresenta baixo consumo de potência, apenas 324 W em cada estágio, frequência de corte maior que 4 MHz para todos os ganhos, bom PSRR, superior a -38 dB e uma área de apenas 0,0285 mm².

This work presents the design of a programmable gain amplifier for NFC (Near Field Communication) applications, more specifically, in load demodulation channels that starts with an envelope detector circuit. It is intended for a commercial NFC reader IC implementation. Topics such as design methodology and the project flow of integrated circuits are presented and followed in the evolution of this work. The design steps of the creation of a block specified to an application specific integrated circuit are detailed and followed, ranging from its design, study of the literature, choice of architecture, device sizing, layout, simulations with extracted parasites, until the manufacturing and testing of the integrated circuit. The main features of this programmable gain amplifier are the two stages of gain with eight different configurations together, individual compensation according to each gain, in order to optimize the bandwidth and power consumption compromise, and the presence of an auto-zero system for offset cancelation of the operational amplifiers. The circuit was developed in TSMC technology 90 nm, manufactured in three different versions, according to the project evolution. By the end, the designed block presented a suitable behavior for its application, according to its specifications. The amplifier has a low power consumption of 324 W for each stage, bandwidth greater than 4 MHz for all gains, good PSRR, greater than -38 dB, and an area of only 0.0285 mm².