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Dissertação de Mestrado
DOI
10.11606/D.3.2016.tde-31122015-101031
Documento
Autor
Nome completo
Ernesto Cristopher Villegas Castillo
E-mail
Unidade da USP
Área do Conhecimento
Data de Defesa
Imprenta
São Paulo, 2014
Orientador
Banca examinadora
Chau, Wang Jiang (Presidente)
Horta, Edson Lemos
Pires, Ricardo
Título em português
DyAFNoC: sistema dinamicamente reconfigurável baseado em redes intrachip com algoritmo de roteamento ordenado por dimensão flexibilizado.
Palavras-chave em português
Algoritmo de roteamento
Circuitos FPGA
Deadlock
DRNoCs
Microeletrônica
Reconguração parcial dinâmica
Resumo em português
O aumento da capacidade dos Sistemas sobre Silício (SoCs do inglês, Systemon-Chip) tem levado Redes Intrachip (NoCs do inglês, Network on-Chip) a serem utilizadas como interface de comunicação de Módulos de Processamento de sistemas complexos, e particularmente em Sistemas Dinamicamente Reconguráveis a serem implementados sobre FPGAs com capacidade de reconguração parcial. Algumas estratégias de reconguração geram cenários com NoCs irregulares e indiretas, fato que força o sistema a atualizar o seu algoritmo de roteamento afim de se evitar problemas de comunicação de dados, como deadlock e livelock. O presente trabalho apresenta uma NoC Dinamicamente Recongurável (DRNoC do inglês, Dynamically Recongurable Newtwork on-Chip) utilizando o Algoritmo de Roteamento Ordenado por Dimensão Flexibilizado (FDOR do inglês, Flexible Dimension Order Routing) que se caracteriza principalmente sua simplicidade, baixa complexidade e ser livre de deadlock. No presente trabalho, foi implementada a ferramenta DRSimGen, que gera código VHDL da arquitetura da NoC associada, para ser utilizado com aplicações específicas com reconfiguração parcial dinâmica que requeiram comunicações paralelas entre seus módulos de processamento. Esta ferramenta gera os roteadores, módulos de processamento, além de um Sistema de Controle de Reconguração Parcial Dinâmica que pode ser utilizado junto com o Sistema de Reconguração do algoritmo de roteamento baseado em FDOR, já desenvolvido por outros anteriormente. A ferramenta também gera componentes de testbench para a simulação do sistema, baseados na técnica de Chaveamento Dinâmico de Circuitos; são utilizadas chaves de isolação para emularos processos de reconguração parcial dinâmica. Os resultados destes experimentos ajudaram a determinar o comportamento desejado do sistema. Também foram feitas simulações da implementação do FDOR em descrição de alto nível, com a finalidade de determinar seu desempenho na transferência de dados que ajudarão a definir o posicionamento dos módulos de processamento sobre a estrutura da rede. Os resultados dos experimentos tem demonstrado a viabilidade desta estratégia, levando à conclusão que o algoritmo FDOR é uma solução adequada para DRNoCs.
Título em inglês
DyAFNoC: networks on chip-based dynamically reconfigurable system with flexible dimension order routing.
Palavras-chave em inglês
Deadlock
DRNoCs
FPGA
Partial dynamic reconguration
Routing algorithm
Resumo em inglês
The increased capacity of Systems on-Chip (SoCs) has led Networks on-Chip (NoC) to be used as communication interface for processing modules of complex systems, and particularly in Dynamically Recongurable Systems to be implemented over partially recongurable FPGAs. Some reconguration strategies work on irregular and indirect NoCs, fact that forces the system to update its routing algorithm in order to avoid data communication problems, such as deadlockandlivelock. ThispaperpresentsaDynamicallyRecongurableNoC(DRNoC)using Flexible Dimension Order Routing Algorithm (FDOR), mainly characterized by its simplicity, low complexity and deadlock freedom In this work, the DyAFNoC tool was implemented, to generate the VHDL code of the associated NoC architecture to be used with specic applications with dynamic partial reconguration that require parallel communications between their processing modules. This tool generates routers, processing modules, and also a Partial Dynamic Reconguration Control System that can be used with the FDOR-based Reconguration System, developed elsewhere. The tool also generates testbench components for the system simulation, based on the Dynamic Circuit Switching technique that uses isolation switches to emulate the dynamic partial reconguration processes. The results of these experiments have helped to determine the desired system behavior. Simulations of the FDOR implementation were also made in high level descriptioninordertodetermineitsdatatransferperformancethatwillhelptodeneplacement of the processing modules over the network structure. The experiments results have demonstrated the feasibility of this strategy, leading to the conclusion that the FDOR algorithm is a suitable solution for DRNoC.
 
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Data de Publicação
2016-01-13
 
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