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Tesis Doctoral
DOI
10.11606/T.3.2011.tde-22032012-175408
Documento
Autor
Nombre completo
Jorge Arturo Corso Sarmiento
Dirección Electrónica
Instituto/Escuela/Facultad
Área de Conocimiento
Fecha de Defensa
Publicación
São Paulo, 2011
Director
Tribunal
Ramírez Fernandez, Francisco Javier (Presidente)
Fukui, Marcelo
Horta, Edson Lemos
Justo Filho, João Francisco
Marques, Eduardo
Título en portugués
Plataforma de co-emulação de falhas em circuitos integrados.
Palabras clave en portugués
CAD
Circuitos integrados
Co-emulação de falhas
FPGA
Simulação de falhas
Testabilidade
Resumen en portugués
Este trabalho apresenta uma plataforma e uma técnica para o melhoramento da eficiência da graduação de falhas stuck-at de padrões de teste através do uso de co-emulação de hardware. Os fabricantes de Circuitos Integrados continuamente buscam novas formas de testar seus dispositivos com o intuito de distribuir peças sem defeitos aos seus clientes. Scan é uma técnica bem conhecida que consegue alta cobertura de falhas com eficiência. As demandas por novos recursos motivam a criação de sistemas complexos que fazem uso de uma mistura de blocos analógicos e digitais com uma interface de comunicação, difícil de ser coberta pelos padrões de scan. Adicionalmente, a lógica que configura o chip para cada um dos diferentes modos de operação, algumas interfaces com circuitos de teste de memória (BIST), divisores ou geradores de clocks assíncronos, entre outros, são exemplos de circuitos que se encontram bloqueados em scan ou possuem poucos pontos de observação/controle. Este trabalho descreve uma plataforma baseada em FPGA que usa modelos heterogêneos para co-emular blocos digitais, analógicos e de memória para a graduação de padrões em sistemas complexos. Adicionalmente introduziu-se quatro tipos de modelos que podem ser usados no FPGA, e os resultados de aplicar a técnica de co-emulação de falhas em alguns circuitos de benchmark incluindo ISCAS89, um conversor análogo digital, portas configuráveis de entrada/saída e um controlador de memória.
Título en inglés
Fault co-emulation platform in integrated circuits.
Palabras clave en inglés
CAD
Fault co-emulation
Fault simulation
FPGA
Integrated circuits
Testability
Resumen en inglés
A platform and a technique to improve stuck-at fault grading efficiency through the use of hardware co-emulation is presented. IC manufacturers are always seeking for new ways to test their devices in order to deliver parts with zero defects to their customers. Scan is a well known technique that attains high fault coverage results with efficiency. Demands for new features motivate the creation of high complex systems with a mixture of analog and digital blocks with a communication interface that is difficult to cover with scan patterns. In addition, the logic that configures the chip for each of the different test modes, some BIST memory interfaces, asynchronous clock dividers or generators, among others, are examples of circuits that are blocked or have few observation/control points during scan. A FPGA based-platform that uses heterogeneous models to emulate digital, analog and memory blocks for fault grading patterns on complex systems is described. Also introduced in our proposal are four types of models that can be used with FPGAs, and the results of applying our fault co-emulation technique to some benchmark circuits including ISCAS89, ADC, iopads and memory controllers.
 
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teses.pdf (1.93 Mbytes)
Fecha de Publicación
2012-04-11
 
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