• JoomlaWorks Simple Image Rotator
  • JoomlaWorks Simple Image Rotator
  • JoomlaWorks Simple Image Rotator
  • JoomlaWorks Simple Image Rotator
  • JoomlaWorks Simple Image Rotator
  • JoomlaWorks Simple Image Rotator
  • JoomlaWorks Simple Image Rotator
  • JoomlaWorks Simple Image Rotator
  • JoomlaWorks Simple Image Rotator
  • JoomlaWorks Simple Image Rotator
 
  Bookmark and Share
 
 
Master's Dissertation
DOI
10.11606/D.55.2018.tde-06032018-163303
Document
Author
Full name
Marcos Roberto Bombacini
Institute/School/College
Knowledge Area
Date of Defense
Published
São Carlos, 1999
Supervisor
Committee
Marques, Eduardo (President)
Castelo Filho, Antonio
Paiva, Maria Stela Veludo de
Title in Portuguese
Projeto da Unidade de Controle de uma Arquitetura Sistólica para Solução de Sistemas Lineares, utilizando-se Metodologias Avançadas para Projeto de Hardware
Keywords in Portuguese
Não disponível
Abstract in Portuguese
Este trabalho consiste no desenvolvimento de uma unidade de controle, cuja função é gerenciar vários elementos de processamento que compõem uma arquitetura computacional classificada como arranjo sistólico, com o propósito de solucionar problemas que envolvam sistemas lineares. A partir de uma formulação matemática de alto nível de abstração, estabeleceu-se uma sequência de operações que possibilitou a codificação do modelo matemático em linguagem VHDL. Foram empregadas metodologias e ferramentas avançadas para o projeto de hardware que aceleraram o ciclo de desenvolvimento do projeto, e para a implementação utilizaram-se dispositivos reprogramáveis FPGAs (Field Programmable Gate Arrays). São apresentados resultados numéricos na forma de diagrama de tempo que evidencia o sincronismo da técnica de Pipeline, indicando que a abordagem e a metodologia adotada é viável e eficiente para a solução do problema.
Title in English
Not available
Keywords in English
Not available
Abstract in English
This work presents the development of a unit controller for a computer arquitecture composed of processing elements, which are connected in a ring topology, implementing a systolic array. It has the purpose of solving linear systems using an iterative solution technique. The unit controller was built based on a mathematical formulation which allowed the translation of the mathematical model into a VHDL language. Advanced methodologies and tools for hardware project were employed to accelerate the product development cycle and to implement reprogrammable devices on FPGAs (Field Programmable (iate Arrays). Numerical results are presented using timing diagrams that verify the synchronization of the Pipeline technique showing the feasibility and efficiency of the approach employed and the methodology used for solving the problem.
 
WARNING - Viewing this document is conditioned on your acceptance of the following terms of use:
This document is only for private use for research and teaching activities. Reproduction for commercial use is forbidden. This rights cover the whole data about this document as well as its contents. Any uses or copies of this document in whole or in part must include the author's name.
Publishing Date
2018-03-06
 
WARNING: Learn what derived works are clicking here.
All rights of the thesis/dissertation are from the authors
CeTI-SC/STI
Digital Library of Theses and Dissertations of USP. Copyright © 2001-2019. All rights reserved.