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Mémoire de Maîtrise
DOI
10.11606/D.55.2018.tde-06032018-163303
Document
Auteur
Nom complet
Marcos Roberto Bombacini
Unité de l'USP
Domain de Connaissance
Date de Soutenance
Editeur
São Carlos, 1999
Directeur
Jury
Marques, Eduardo (Président)
Castelo Filho, Antonio
Paiva, Maria Stela Veludo de
Titre en portugais
Projeto da Unidade de Controle de uma Arquitetura Sistólica para Solução de Sistemas Lineares, utilizando-se Metodologias Avançadas para Projeto de Hardware
Mots-clés en portugais
Não disponível
Resumé en portugais
Este trabalho consiste no desenvolvimento de uma unidade de controle, cuja função é gerenciar vários elementos de processamento que compõem uma arquitetura computacional classificada como arranjo sistólico, com o propósito de solucionar problemas que envolvam sistemas lineares. A partir de uma formulação matemática de alto nível de abstração, estabeleceu-se uma sequência de operações que possibilitou a codificação do modelo matemático em linguagem VHDL. Foram empregadas metodologias e ferramentas avançadas para o projeto de hardware que aceleraram o ciclo de desenvolvimento do projeto, e para a implementação utilizaram-se dispositivos reprogramáveis FPGAs (Field Programmable Gate Arrays). São apresentados resultados numéricos na forma de diagrama de tempo que evidencia o sincronismo da técnica de Pipeline, indicando que a abordagem e a metodologia adotada é viável e eficiente para a solução do problema.
Titre en anglais
Not available
Mots-clés en anglais
Not available
Resumé en anglais
This work presents the development of a unit controller for a computer arquitecture composed of processing elements, which are connected in a ring topology, implementing a systolic array. It has the purpose of solving linear systems using an iterative solution technique. The unit controller was built based on a mathematical formulation which allowed the translation of the mathematical model into a VHDL language. Advanced methodologies and tools for hardware project were employed to accelerate the product development cycle and to implement reprogrammable devices on FPGAs (Field Programmable (iate Arrays). Numerical results are presented using timing diagrams that verify the synchronization of the Pipeline technique showing the feasibility and efficiency of the approach employed and the methodology used for solving the problem.
 
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Date de Publication
2018-03-06
 
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