Sistemas de gerenciamento de potência contam com reguladores lineares de tensão de baixa queda (LDO) que devem apresentar alta eficiência. Este trabalho tem como objetivo projetar o LDO utilizando o Line-TFET (Transistor de tunelamento em linha por efeito de campo: Line-Tunel-FET) explorando suas métricas de desempenho como regulação de carga, regulação de linha e eficiência entre outras. O modelo do dispositivo foi implementado através de medidas experimentais inseridas em tabelas de pesquisa (lookup tables-LUT) e codificadas na linguagem de descrição de hardware Verilog-A, evitando a falta de precisão dos modelos analíticos. Os LDO Line- TFETs foram analisados e comparados com outras três tecnologias (TFETs em nanofios, CMOS de 180 nm da TSMC e CMOS de 130 nm da IBM). Em todos os projetos o LDO Line-TFET apresentou desempenho superior aos projetos com nanofios-TFET (Nano-Wire TFET ou NW-TFET) à exceção da eficiência. Quando comparado às tecnologias CMOS, os LDO Line-TFET apresentaram melhores resultados, a exemplo das regulações de carga e de linha, devido ao seu alto ganho de tensão. O produto ganho-largura de banda (GBW) teve resultados inferiores para correntes de carga em torno dos miliampéres, mas para correntes de cargas por volta das dezenas até a centena de microampéres mostrou uma resposta em frequência comparável. Este trabalho também propôs a melhoria da resposta em frequência do LDO projetado com Line-TFET inserindo mais um estágio de amplificação ao amplificador de erro, obtendo-se um GBW de cerca de 1,5 MHz comparado com 177,61 kHz do projeto sem estágio adicional. Para gm/ID de 7 V-1 o LDO Line-TFET apresentou eficiência de 91%, GBW de 177,61 kHz e regulação de carga e de linha de 4,6 V/A e 1,9 mV/V, respectivamente. Com gm/ID de 9,6 V-1 e máxima corrente de carga de 1 mA. O LDO Line-TFET apresentou regulações de carga e de linha de 0,003 V/A e 0,01 mV/V, aproximadamente, com GBW de 1,5 MHz. Transistores apresentam variabilidade nos parâmetros de processo. Esse fato leva a flutuações nos parâmetros de projeto, por exemplo, o ganho de tensão de um transistor. Devido à importância desse tema, esse estudo também apresenta uma análise simples de variabilidade dos dispositivos Line-TFETs, onde cinco dispositivos foram medidos e modelados da mesma forma descrita anteriormente e, por fim, foram empregados em circuitos LDO. Observou-se que os LDO Line-TFETs sofrem significativamente de variabilidade, pois o Line-TFET possui maior sensibilidade aos seus parâmetros de processo, principalmente o alinhamento porta-fonte e a fabricação da região de pocket. O Line- TFET mostrou-se promissor para o emprego em LDO por apresentar alta eficiência, devido ao baixo consumo de corrente, alto ganho de tensão e poder entregar corrente de carga compatível com aplicações reais. Em termos de GBW, mostrou-se que pode haver melhoria dessa métrica de desempenho a partir de um aumento no consumo de corrente do projeto. Em termos de área, os projetos com Line-TFET se mostram superiores aos projetos com NW-TFET.

Power management systems require linear low-drop voltage regulators (LDOs) that must be highly efficient. This work aims to study the design of LDOs using Line-TFET, exploring its performance metrics: load regulation, line regulation and efficiency, among others, through the device parameters (transconductance, output resistance, voltage gain and parasitic capacitances, among others). The device model is made using experimental measurements inserted in lookup tables - LUTs and encoded in the hardware description language Verilog-A, avoiding the lack of precision of the analytical models. Line-TFET LDO were analyzed and compared with three other technologies (TFETs on nanowires and 180 nm CMOS from TSMC and 130 nm CMOS from IBM). In all projects, the Line-TFET LDO presented performance superior than projects with nanowires-TFET (NW-TFET), with the exception of efficiency. When compared to CMOS technologies, Line-TFET LDO showed better results, like load and line regulation, due to their high voltage gain. When analyzing the gain-bandwidth (GBW) product, it had inferior results for load currents around milliamps, but for current loads around tens to hundreds of microamperes, it showed a frequency response comparable to that of traditional nodes. This work also proposed to improve the frequency response of the LDO designed with Line-TFET by inserting one more stage of amplification to the error amplifier. In this project, GBW of about 1.5 MHz can be obtained. For gm/ID of 7 V-1, the LDO Line-TFET showed an efficiency of 91%, GBW of 177.61 KHz, load and line regulation of 4.6 V/A and 1.9 mV/V, respectively. For gm/ID of 9.6 V-1 and maximum load current of 1 mA, the LDO Line-TFET showed load and line regulation of 0.003 V/A and 0.01 mV/V, respectively, with GBW of 1.5 MHz. Transistors present variability in process parameters. This fact leads to fluctuations in design parameters, for example the gain of a transistor. Due to the importance of this theme, this study also presents a simple analysis of die-to-die variability of the Line- TFET devices, where five devices were measured and modeled of the same form described previously and LDO circuits were design with devices. It was observed that the Line-TFET LDO suffer significantly from variability, as the Line-TFET has greater sensitivity to its process parameters, mainly the gate-source alignment and the fabrication of the pocket region. Line-TFET has shown promise for use in LDO because it has high efficiency due to low current consumption, high voltage gain and can deliver load current compatible with real applications. In terms of GBW, it was shown that there can be an improvement in this performance metric from an increase in the current consumption of the project. In terms of area, projects with Line-TFET are superior than projects with NW-TFET.